IC术语笔记

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IC英文术语生词本

metastability

  • 释义：亚稳态
  • 场景：数字电路时序、跨时钟域、触发器采样
  • 说明：触发器采样建立保持时间不满足时进入的不确定中间态，最终会随机稳定到0或1。
  • 例句：Metastability is unavoidable when sampling asynchronous signals across different clock domains.

pipeline

  • 释义：流水线
  • 场景：数字IC架构、CPU/ASIC设计、时序优化、数据通路
  • 说明：将组合逻辑拆分并插入寄存器，实现多指令并行执行，提升电路工作频率。
  • 例句：A five-stage pipeline can significantly increase the throughput of a RISC processor core.

scenario

  • 释义：场景 / 工况
  • 场景：静态时序分析（STA）、功耗分析（Power Analysis）、功能验证计划制定
  • 说明：指代特定的时钟频率、电压温度（PVT）条件或操作模式组合，用于定义芯片在特定边界条件下的行为表现。
  • 例句：We must verify the setup time under the slow-slow process scenario and check leakage power in the sleep mode scenario.

skew

  • 释义：偏斜；时钟偏斜
  • 场景：时钟树设计、时序分析、后端物理实现、高速同步电路
  • 说明：同一时钟信号到达不同寄存器时钟端口的时间差值，过大会破坏建立保持时间，引发时序违例
  • 例句：CTS is used to minimize skew and ensure synchronous operation of all flip-flops.

stage

  • 释义：级；阶段；流水级
  • 场景：流水线设计、数据通路、时序划分、多级处理单元
  • 说明：指电路中由寄存器分隔的独立逻辑层级，用于拆分时序、提升工作频率
  • 例句：Each stage of the pipeline includes a register and corresponding combinational logic.

throughput

  • 释义：吞吐量；处理速率
  • 场景：数字IC架构设计、数据通路、高速接口、流水线优化
  • 说明：单位时间内电路可处理的数据量或事务数，是衡量系统处理能力的关键指标
  • 例句：Pipeline design significantly improves the throughput of the data path.

utilization

  • 释义：利用率；资源利用率
  • 场景：数字IC后端布局布线、FPGA资源规划、芯片面积规划
  • 说明：指芯片核心区域内标准单元、存储器等资源被占用的比例，影响布线拥挤度与时序收敛
  • 例句：The utilization of standard cells is controlled between 70% and 85% for better routing.

multiplex

  • 释义：多路复用
  • 场景：数据通路选择、总线仲裁、资源时分共享
  • 说明：利用多路选择器（MUX）根据控制信号从多个输入中选取一路输出，以牺牲少量组合逻辑延迟为代价减少功能单元数量。
  • 例句：We multiplexed the inputs of the shared ALU to support both integer and floating-point operations within a single cycle, optimizing the core area.

migration

  • 释义：迁移 / 移植
  • 场景：工艺节点迭代（Node Shrinking）、EDA工具版本升级、遗留代码重构、平台移植（如FPGA转ASIC）
  • 说明：指将设计从一个工艺库、工具链或架构平台转移至新环境的过程，核心挑战在于确保功能等价性并优化面积、功耗与时序（PPA）。
  • 例句：The migration from the 28nm to the 12nm process node required extensive clock tree restructuring to meet the tighter timing constraints.

equivalent

  • 释义：等价的 / 等效的
  • 场景：形式验证（Formal Verification）、逻辑综合优化、网表比对（LVS/LEC）、测试向量生成
  • 说明：指两个设计实体（如RTL与网表、不同实现方案）在功能行为或电气特性上完全一致，是验证流程通过的核心判据。
  • 例句：After logic optimization, we ran a formal equivalence check to prove that the gated-clock netlist is functionally equivalent to the original RTL design.

ramp up slew rate

  • 释义：上升沿压摆率 / 上升斜率
  • 场景：信号完整性分析 (SI)、时序约束 (SDC)、电源管理 (Power Management)
  • 说明：描述电压信号从低电平跳变到高电平的速率（通常指 10% 到 90% 的过渡时间）。该参数直接影响信号的边沿陡峭程度；过慢会导致时序违例，过快则可能引发串扰或电磁干扰 (EMI)。
  • 例句：The slow ramp up slew rate on the reset line caused timing violations in the downstream logic, necessitating a stronger driver cell.